プレスリリース

株式会社東芝　研究開発センター 首席参与 柴田　英毅　氏 にご講演をいただきます。

　株式会社AndTech（本社：神奈川県川崎市、代表取締役社長：陶山　正夫、以下 AndTech）は、R&D開発支援向けZoom講座の一環として、昨今高まりを見せる多層配線技術での課題解決ニーズに応えるべく、第一人者の講師からなる「多層配線　3次元デバイス集積化技術 」講座を開講いたします。

多層配線技術の歴史的変遷、Cuダマシン配線、Cu代替金属材料やナノカーボン材料の最新の開発動向をご紹介！
本講座は、2024年06月07日開講を予定いたします。
詳細：https://andtech.co.jp/seminars/1eeb5aa9-5b50-6d0c-911a-064fb9a95405
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Live配信・WEBセミナー講習会　概要



テーマ：先端半導体デバイスにおけるCu多層配線技術・ 低誘電率(Low-k)絶縁膜形成技術・ および3次元デバイス集積化技術の 基礎から最新動向と今後の課題
開催日時：2024年06月07日(金) 10:30-16:30
参 加 費：49,500円（税込） ※ 電子にて資料配布予定
U　R　L ：https://andtech.co.jp/seminars/1eeb5aa9-5b50-6d0c-911a-064fb9a95405
WEB配信形式：Zoom（お申し込み後、URLを送付）

セミナー講習会内容構成



　ープログラム・講師ー
株式会社東芝　 研究開発センター 　首席参与(元 首席技監)　 柴田　英毅　氏

本セミナーで学べる知識や解決できる技術課題



半導体デバイス技術、半導体製造プロセス技術、多層配線形成技術、三次元デバイス集積化技術、材料強度学、金属疲労学、固体物理学、薄膜材料物性学

本セミナーの受講形式



　WEB会議ツール「Zoom」を使ったライブLive配信セミナーとなります。
　詳細は、お申し込み後お伝えいたします。

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株式会社AndTechについて



　化学、素材、エレクトロニクス、自動車、エネルギー、医療機器、食品包装、建材など、
　幅広い分野のR&Dを担うクライアントのために情報を提供する研究開発支援サービスを提供しております。
　弊社は一流の講師陣をそろえ、「技術講習会・セミナー」に始まり「講師派遣」「出版」「コンサルタント派遣」
　「市場動向調査」「ビジネスマッチング」「事業開発コンサル」といった様々なサービスを提供しております。
　クライアントの声に耳を傾け、希望する新規事業領域・市場に進出するために効果的な支援を提供しております。
　　https://andtech.co.jp/

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株式会社AndTech　技術講習会一覧



一流の講師のＷＥＢ講座セミナーを毎月多数開催しております。
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株式会社AndTech　書籍一覧



選りすぐりのテーマから、ニーズの高いものを選び、書籍を発行しております。
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株式会社AndTech　コンサルティングサービス



経験実績豊富な専門性の高い技術コンサルタントを派遣します。
https://andtech.co.jp/business-consulting
　
本件に関するお問い合わせ



株式会社AndTech　広報PR担当 青木
メールアドレス：pr●andtech.co.jp（●を@に変更しご連絡ください）

下記プログラム全項目（詳細が気になる方は是非ご覧ください）



【講演主旨】
　IoT，AI，5G/ポスト5G，自動運転，ロボティックスなどのデジタル社会を支える重要基盤であるマイクロプロセッサやDRAM，NAND，パワーデバイスなどに代表される先端半導体デバイスにおいて，デバイスを構成する微細トランジスタ同士を接続して論理回路を構成する多層配線に対する微細化，高密度化，低抵抗化，低容量化，高信頼化の要求が益々厳しさを増している。配線寸法やViaホール径の微細化に伴う配線・Via抵抗及び配線間容量の増大や，これらに伴う信号伝搬遅延と消費電力の増加，信頼性の低下は世代とともに極めて深刻になりつつある。 そこで，本講では，これまでの多層配線技術の歴史的変遷を振り返るとともに，Cuダマシン配線の製造プロセスや微細化に伴う配線抵抗増大の課題について詳しく解説した上で，Cu代替金属材料やナノカーボン材料の最新の開発動向について述べる。また，Cu配線を取り囲む誘電材料(絶縁膜)として，配線間容量低減のために低誘電率(Low-k)材料を導入した経緯や課題，更なるLow-k化のための多孔質(Porous)材料の課題と対策，究極のLow-k技術であるAir-Gap(中空)技術についても詳細に述べる。さらに，配線長を大幅に短縮化でき，超ワイドバス化や大容量・高速の信号伝送が可能になるSi貫通孔(TSV)を用いたメモリデバイスの3次元積層化や，複数の半導体チップ（或いは従来のSoC(System on Chip)チップを機能ごとに分割したチップレット)をパッケージ基板上に近接配置して高性能システムを構成する異種デバイス集積化(ヘテロジニアスインテグレーション)についても詳しく解説する。

【プログラム】
　 １．多層配線技術の役割とスケーリング，材料・構造・プロセスの変遷
　　1.1 多層配線の役割と要求，階層構造，フロアプランの実例
　　1.2 配線長分布と配線階層(Local, Intermediate,(Semi-)Global)毎のRC寄与度の違い
　　1.3 下層(Local)・中層(Intermediate)及び上層((Semi-)Global)配線のスケーリング理論
　　1.4 多層配線技術の進化の足跡
　　1.5 配線・コンタクト・Viaホールの材料・構造・プロセスの変遷
２．微細Cuダマシン配線技術及びPost-Cu配線形成技術の基礎〜最新動向
　　2.1 配線プロセスの変遷(Al-RIE⇒Cuダマシン)
　　2.2 金属材料の物性比較とCu選定の考え方
　　2.3 Cu酸化拡散防止膜(バリアメタル)の要件と材料候補(Ta(N),Ti(N),Nb(N),W(N))
　　　2.4 Ta(N)の課題(対Cu濡れ性,対酸化性)とTi(N)の優位性
　　2.5 バリアメタル及びSeedスパッタ法の変遷と課題
　　2.6 CVD-Ru，CoライナーによるCu埋め込み性の改善
　　2.7 Mnを利用した超薄膜バリア(MnSixOy)自己形成技術
　　2.8 Cu電解めっきプロセスの概要と無電解法との比較, Additiveの重要性，役割，選定手法
　　2.9 CMPプロセスの概要と研磨スラリーの種類，適用工程の拡大
　　2.10 Cu-CMにおける低機械強度Low-k対応施策(低荷重, 複合粒子スラリー, Pad表面改質)
　　2.11 Cuダマシン配線における微細化・薄膜化による抵抗増大
　　2.12 平均自由行程からみたCu代替金属材料候補の考え方
　　2.13 W，Co，Ru，Mo，Ni, Al2Cu, NiAlなどの最新開発動向から見た有力候補
　　2.14 金属配線の微細化限界についての考察とナノカーボン材料への期待
　　2.15 多層CNT(MWCNT)によるViaホールへの埋め込みと課題
　　2.16 多層グラフェン(MLG)による微細配線形成と低抵抗化検討　　　
３．低誘電率(Low-k/Air-Gap)絶縁膜形成技術の基礎〜最新動向
　　3.1 Cu配線に用いられている絶縁膜の種類と役割
　　3.2 各種配線パラメータの容量に対する感度解析結果
　　3.3 ITRS(国際半導体技術ロードマップ委員会)Low-kロードマップの課題と大改訂
　　3.4 比誘電率(k)低減化の手法と材料候補(SiOF, MSQ/SiOC, PAr, BCBなど)
　　3.5 層間絶縁膜(ILD)構造の比較検討(Monolithic vs. Hybrid)
　　3.6 材料物性から見たLow-k材料の課題(低機械強度, 低プラズマダメージ耐性など)
　　3.7 Porous材料におけるPore分布の改善とEB/UV-Cure技術の適用効果
　　3.8 Porous材料におけるダメージ修復技術の効果
　　3.9 Pore後作りプロセスの提案とLow-k材料の適用限界の考察
　　3.10 Air-Gap技術の導入の考え方と構造・方式の比較、課題、現実的な解
　4．ウエハ裏面への電源供給配線網(BS-PDN, PowerVia)の形成技術の最新動向
　　　4.1ウエハ裏面への電源供給配線網(BS-PDN)形成の経緯と特徴
　　4.2 埋め込み電源線(BPR)と裏面の電源供給配線網(BS-PDN)の接続形態と構造
　　4.3 BS-PDNを形成するための貼合プロセス例と接続断面構造
　　　4.4 BS-PDNにおける回路ブロック面積及びIRドロップの低減効果
　　　4.5 PoweViaの概要と特徴, テストチップの評価結果
5．配線の信頼性の基礎〜最新動向
　　5.1 Al配線のストレスマイグレーション(SM)現象とその機構
　　5.2 SM不良の改善施策(下地バリアメタルによるAl(111)高配向化、合金化)
　　5.3 Via付きCu配線におけるSiV(応力誘起Voiding)現象とその機構
　　5.4 SiV不良の改善施策(マルチVia規定，合金化など)
　　5.5 エレクトロマイグレーション(EM)現象とその機構
　　5.6 EM不良の改善施策(Cu表面Cap: CoW，Co，CuSiN)
　　5.7 Cu/Low-k配線におけるTDDB信頼性不良とその機構
　　5.8 TDDBヘの影響(LER，Low-k，CMP)
６．3次元デバイス集積化技術の基礎〜最新動向
　　6.1 Si貫通孔(TSV)によるデバイス集積化のメリット
　　6.2 TSVを用いた3次元チップ積層の実例(DRAM/HBM，NAND/SSD)
　　6.3 メモリデバイスにおける積層化ロードマップ(チップ積層⇒ウエハ積層(貼合))
　　6.4 ウエハレベル貼合技術の種類と比較, 有力候補
　　6.5 ウエハレベル貼合技術の課題と対策(貼合の低温化，貼合前平坦化，ベベル制御)
　　6.6 チップレット技術による異種デバイス集積化とMooreの法則の継続
　　6.7 各種チップレット技術(CoWoS，InFO，EMIB，Foverosなど)の概要と特徴
　　6.8 ウエハレベルパッケージ(FO-WLP)技術の特長と変遷，代表的なプロセス
　　6.9 FO-WLPとPLPの使い分け，FO-PLPの要求仕様
　　6.10 FO-PLPにおける微細再配線(RDL)の低コスト形成プロセスの候補
　　　6.11 5G以降の高周波対応低伝送損失絶縁材料の候補
　　　6.12 パッケージ基板の最新開発動向(樹脂・シリコン基板⇒ガラス基板)
　　　6.13 先進パッケージの市場動向と技術ロードマップ
7．総括

【質疑応答】

＊ 本ニュースリリースに記載された商品・サービス名は各社の商標または登録商標です。
＊ 本ニュースリリースに記載された内容は発表日現在のものです。その後予告なしに変更されることがあります。

以　上

プレスリリース提供：PR TIMES